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이제는 많이들 아시겠지만 2nm에서 1nm로 간다고 선폭이 절반이 되는게 아닙니다 아래 기사같은거 보실 때 오해 없으시길 바라고..
GAAFET은 연구소 단계에선 이미 다음 폼팩터로 변경되는 과도기에 놓여있습니다. 그 후보 구조 중 하나가 아래 기사에 나오는 forksheet이고, 또 다른 폼으로는 기존 cell을 접어버리거나 위로 쌓아올리는 CFET (3DSFET)이 되겠습니다. (그림 참고하세요)
결국은 쌓는 형태로 갈거라고 예상은 되는데 그 사이에 극단적으로 cell-height를 100nm 미만으로 한 번 줄여보는 도전을 하는게 forksheet인데요, TSMC, SF, IMEC에서도 다들 연구는 하고 있는데 이게 트랜지스터 패터닝을 하는 입장에서는 말도 안되는 방법이란 말이죠..
Fin이면 하겠는데.. GAA or MBC 구조에서 채널 층 사이에 있는 inner-gate를 만들 공간 한 쪽이 딱 막혀버립니다. 게다가 dielectric을 채널 한쪽에 붙여서 살려놓고 그 외 노출면은 conductor로 패터닝을 한다? 이거 진짜 될까 싶죠.
여러 가지 다른 형태를 구상해보고 있다고 보시면 되고 현재의 GAA 폼은 생각보다 길게 가진 못 할거다.. 2030년 이내에 한계에 도달한다는게 업계의 일반적인 시각일 것 같네요.
(이미지 출처: S. Yang et al. Scaling Monolithic CFETS Across Multiple Logic Technology Nodes, Semiconductor Components, 2026)
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