Veryl v0.20.0をリリースしました。
今回はオープンPDKデータを内蔵した論理合成を含む大きな更新で、breaking changeも含みます。
それ以外の主要な機能追加は以下の通りです。
* 型推論
* SystemVerilog → Veryl 変換器
詳細は以下のリリースブログを参照してください。
veryl-lang.org/blog/announcin…
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dalance
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dalance
@dalance1982
Creater of Veryl Hardware Description Language, OSS developer https://t.co/RfC73vuLib
Katılım Temmuz 2015
2 Takip Edilen434 Takipçiler
GitHub上のVerylコードが1.4kに達したので、少し早いですがGitHubのシンタックスハイライト追加のPRを出しました。最終的には2kを超えたところでマージされる見込みなので、引き続きご協力お願いします。
github.com/github-linguis…
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Verylに型推論を導入しました。演算結果からの推論は分かりにくくなるので意図的に避けており、省略できるパターンは限られますが、ジェネリック関数の型引数が推論できるので使い勝手が良くなると思います。
github.com/veryl-lang/ver…
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Verylシミュレータ上でのLinuxブートに成功しました。シミュレータの安定度もだいぶ上がってきた感じです。
dalance@dalance1982
こちら本日ついにLinuxの最初のブートメッセージが出始めました。（このあとカーネルパニック…）ここまででVerylシミュレータのバグをたくさん発見できて大変役立っています。
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こちら本日ついにLinuxの最初のブートメッセージが出始めました。（このあとカーネルパニック…）ここまででVerylシミュレータのバグをたくさん発見できて大変役立っています。
dalance@dalance1982
VerylのドッグフーディングのためにRISC-Vコアのプロジェクトを始めました。コードの品質は問わない（むしろ変なコードも書いてほしい）ので実装はClaudeにお任せで、コード生成してVerylシミュレータによる検証、問題があればVeryl側の修正まで完全自動で回しています。 github.com/dalance/heliod…
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Veryl v0.19.1をリリースしました。
今回はネイティブシミュレータを用いたテストのサポートや以下の機能を含む大きな更新となっています。
* クロックドメイン推定
* 整数型の導入
* WaveDromによるdocテスト
詳細は以下のリリースブログを参照してください。
veryl-lang.org/blog/announcin…
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結構拡散していただいているようなので、ご興味ある方はこのあたりからどうぞ。
github.com/veryl-lang/ver…
doc.veryl-lang.org/book/ja/
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VerylのドッグフーディングのためにRISC-Vコアのプロジェクトを始めました。コードの品質は問わない（むしろ変なコードも書いてほしい）ので実装はClaudeにお任せで、コード生成してVerylシミュレータによる検証、問題があればVeryl側の修正まで完全自動で回しています。
github.com/dalance/heliod…
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今ClaudeにやってもらっているのはVerylシミュレータとVerilatorのパフォーマンス比較をして改善する作業ですが、perfとアセンブリをトランポリンしながらどんどん改善していくのですごいです…。ライセンスを貰わなかったらこんな世界が来ていることに気づけなかったので、とても感謝してます。
mattn@mattn_jp
Anthropic 社から OSS メンテナ優遇として Claude Max 20x を貰った OSS 開発者の方々が、現在色んなチャレンジをして AI コーディングの可能性を我々に見せてくれていますが、僕は現在 IME を作っています。 具体的には1行も Rust のコードを書かずに Rust で IME を作っています。 そしてある程度使える物(今こうやって入力しているのがその IME)を作れた現段階の感覚で言うと 「Rust は一切理解してなくても動く物は作れる」 です。しかしながら * IME とはどういう物か * どういう仕組みで動くのか * バグをどういうワード(IME 的にはプリエディットとかコミットとかそういう)で AI に伝えたらいいのか こういった知識レベルのスキルが無いと作れないです。
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Verylシミュレータの実装が進んできたので 8bit x 8bit の wallece tree も試してみましたが、こちらもVerilatorの2倍程度高速なようです。
Kenta IDA@ciniml
複数プロセスがある複雑なシミュレーションだとどうなのか気になるな。
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I released Veryl 0.19.0.
This version includes following changes:
* Report error for calling function which has references to variables defined after the call
* Support inferable enum width
* Add interface definition of AXI stream as std library
veryl-lang.org/blog/annoucing…
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@manekinecot ちょっと面白いテーマだと思ったので、前者と後者をどのようにとらえているかについて書いてみました。ご参考までに。
zenn.dev/dalance/articl…
manekinecot@manekinecot
#プログラマさんに怒られる かもだけど…笑。 elseは一瞬ifの内容を確認する脳みそが面倒くさいのでこういう感じで書いたりしているヨ。笑。 怒らないでね！ （あとこういう記述方法の便利なのあったら教えてほしい感じ）
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@vinay_sirohiya Sorry. I'm currently working on creating a new hardware description language instead of SystemVerilog, so I don't plan to actively maintain it.
Of course, I'm open to incorporating contributions from the community.
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@dalance1982 any plan to add latest System verilog lrm updates to amazing github.com/dalance/svlint .
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Verylシミュレータですが、Craneliftで生成した複数のバイナリをマージする最適化を導入したところ8倍ほどの高速化となり、ついにVerilatorを抜きました。
dalance@dalance1982
VerylシミュレータにCraneliftによるJITコンパイラを導入しました。msオーダーの起動時間はそのままに、実行速度が40倍ほどになっています。Verilatorと比べてもかなり戦える速度になってきました。
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