tignear

always_combの中にdisplayとかassertを書かれた時のシミュレーターの挙動を書くのがめんどくさすぎてやめようよそんなこと……になってる

@masarusi_ これで健在とか言われるの微妙な気持ちになれる。まぁ元気が出たなら何よりだよ()

@_tig_ 本当に過激なツイートですなぁwww （お久しぶりです、てぃぐさん） 健在ぶりが嬉しくて、逆に元気出ましたわ(⁠*⁠´⁠ω⁠｀⁠*⁠)

過激なついーと 世の中には何が楽しくて生きているのかよくわからない面白くない人間が山ほどいることを前提に(おい)そのような人間の反応についてはシミュレーションを頑張って自分が楽しくやれるようにやったらいいと思って日々を送っている。どうにもならなくなったら転生するか死ねばいいからw

vivadoは趣味でやるには遅いし重たいしGUIでやらないといけないことが多すぎるし振る舞いが一貫しないし制約はむずいしIPのドキュメントは不足してるしあとなんかあったかな。遅いし……

TLSとかMLSとか実装してみるのも面白そうではあるというか人間一回はやってみないといけないよな(?)

やっぱりleanとかやってみるのがいいのかなーと思ったりしている。あとはまじめにコンパイラバックエンドに入門するか

GWなにしようかな。新しいことをやって楽しかったーで終われるとよいと思っている。

verylのループ変数って推論されるんじゃなくてi32になるんだ。てっきり右辺から推論するのかと

まれに勘違いしてるけどそれはレビュワーを誤解させないためにコメント書けや!って言えばいいし

codex GPT 5.4の/reviewはすごいので細かいところまでよく気が付いてえらい

空から合成可能記述におけるfor文のシミュレーションとかいう嫌なものが降ってきたけど何とかなった気がする(気がする)

STL/LTLでRTLを検証したいという夢とP&Rでひどい目に合いそうなものを早く教えてほしいという夢があります。って言っておくとそのうちかないそう(?)

Verylに論理合成を実装しました。これはASICやFPGAへの実装ではなく面積やクリティカルパスの簡易見積もりが目的です。 初期評価ではyosysと比べて面積・タイミング共に1-2倍悪化ですが実行は3-1000倍高速です。 例えば600k gateのRISC-Vコアを10秒程度で合成してレポートを出すことができます。

1万5000円の使用量は微妙に足りない一方で3万にすると健康を害するほど多いので困る。

LLM本当にうざい。信じられないことしかしない。センスに欠ける。ほんの少しだけましなランダムウォークでしかない。カス。これが賢いとかお笑いすぎる。

x8664 native backend書いたんだからaarch64にも対応しろよという声が聞こえてくるがデバイスを持っておらず……

rustのproc_macroのdev体験は最悪であるためそういう目的ではtsを使うとよい(?)

rustのenumのメモリレイアウトの最適化もうちょっとなんとかして欲しいと思ってる。おまえがなんとかしろよと言う話はあるかもしれないが言うだけならただだけど調査とうまいことやるのが面倒で……

FPGAの上にFPGA作るか(?)

私もシミュレータのドッグフーディングのためにプロジェクト持ちたいけどRISC-Vはもう親の顔より見た……