いしたに

CQ出版デビュー

ついでにVerylの布教もお願いします🙇

@YMD_Glasses 元のスクショのコードで、uart_pkgにアドレス幅が指定されていないのが、気になるところですね。 引数が足りていないので、エラーになるはずですが、SVが生成されているのが、よく分からない状況です。

@YMD_Glasses 再現を試行してみましたが、こちらでは再現しませんでしたね。

genericsのaliasなinterface、ちゃんと変換できない？

SystemVerilog で開発している人は、Veryl に乗り換えるチャンスかも？

@fcr0842361 リボ助 投げ銭よこせ

GWだし資産運用しに行くか～

@AUDIY14 今回は、むしろ、入れなければならないでは？

@taichi600730 過去にシンクロナイザにリセット入れたときに解除直後のリセット値伝搬で誤作動した思い出があるのですが、今回の用途（入力から出力までに一定のレイテンシがある）であれば確かにリセット入れても問題なさそうです。

自作非同期FIFOのVerilogコードを公開しました。 AUDIYが非同期FIFOの構造や動作を理解するために作成したものです。 コードレビュー歓迎です。 github.com/AUDIY/ASYNC_FI…

入社する前のイケイケやった頃、プロモーションビデオを作ったことがあったそうな

@YMD_Glasses 確かに、演算の幅からリテラルの幅を決定した方が良さげですね。 せっかくなので、issueを起票して頂ければ。

Verylの幅無し整数、トランスパイル時に幅が決め打ちされてしまうのでSVのノリで書いてるとハマるな

@AUDIY14 #L163" target="_blank" rel="nofollow noopener">github.com/AUDIY/ASYNC_FI… シンクロナイザにリセットないから、リセットが入った後に、フラグの管理に不整合が起きうるのでは？

@AUDIY14 #L64" target="_blank" rel="nofollow noopener">github.com/AUDIY/ASYNC_FI… 設定すべきはFIFOの段数であって、ポインタの幅は段数から求めるべき

パッケージ管理もできるVerylがよいと思いますの

RgGenをネタに投稿してみるか？ linkedin.com/posts/hiroshi-…

Veryl v0.20.0をリリースしました。 今回はオープンPDKデータを内蔵した論理合成を含む大きな更新で、breaking changeも含みます。 それ以外の主要な機能追加は以下の通りです。 * 型推論 * SystemVerilog → Veryl 変換器 詳細は以下のリリースブログを参照してください。 veryl-lang.org/blog/announcin…

@fcr0842361 明日は平日やから、気が早いのでは

5月病！5月病！(素振り)

せっかくなら、オレオレNoCをVerylで書き直すか

@isKenta14 とりあえず、issueを起票して、相談ですかね

@isKenta14 本件は、フォーマッターが効かないという問題があるんで、対応しても良さそうではあります。 やるなら、次のリリースで破壊的変更があるんで、一緒に入れたいところです。

スキャナのステート増やせば対応できるかと思ったけど、>=が演算子やから、かなり面倒くさそうやな。 C++のテンプレートの>みたいに、幅のなかで>=を使う場合はカッコ必須とか、制約を入れんといかんか。