BOSS A

@AriXZone 他做传销的

华为余承东:友商拼底盘和机械能力，我们拼融合感知。 我们就等L3牌照发放了。

@CharlesXBoy 他看上去不像做产品的，是做传销的。

赛力斯（华为系列其中的一个品牌）的董事长张正萍在近日接受采访时 1. 特斯拉FSD即将进入中国 2.从安全角度来看，特斯拉FSD是根据摄像头感知世界，所以顶多和人类一样安全，而华为有多颗激光雷达，会比人类更安全 关于第二点，我想说，自动驾驶是物理世界的AI，最核心的部分是大脑是否足够聪明，足够智能，而不是多几颗雷达。

@wangjupaian 他说的是腐败。

张维为：美国想要赶上中国，还有很长的路要走！

@GordonGChang Welcome!

War with China is coming.

@cuichenghao 这个批人一天都在嚎叫！

今天华为问界M9正式上市，余承东竟大言不惭地称，M9是地球上1000万以内性能最强悍的SUV，没有之一。网友纷纷质疑，广告法管不了华为了吗？

@fi56622380 他不需要实现，他需要时间，5年又5年！

华为τ scaling定律营销策略，无非是more than moore的广义摩尔定律的另一种说法而已 作为芯片架构师，我更感兴趣的，还是芯片密度提升，ppt上41%能耗提升和12.7%性能提升，到底是怎么实现的 看完了论文，感觉华为这次创新，本质上是用设计复杂度高 + 高制造成本 + 超前散热，一定程度弥补了工艺差距 ----------------- 1. 华为芯片堆叠带来的等效密度提升，是虚假宣传还是真的，是不是工艺突破？有没有实打实的好处？ 等效密度提升的来源，是两片芯片用hybrid bonding技术绑在一起，投影面积理论上能减小一半，但第一代不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292） 这2026第一代等效密度从 2025 年 155 MTr/mm² 跳到 2026 年 238 MTr/mm²，时钟频率也提升了12.7%，功耗比提升41%，表面上看似乎和工艺突破没有什么区别，但有一点重要区别就是leakage power华为从头到尾没有提，只要工艺节点不变，gate leakage、junction leakage 不会因为 3D stacking 自动改善 2030年到2031年的等效密度突变，大概率是来自于2层堆叠到3层堆叠，正如2025到2026年的等效密度突变，时钟频率突变，来自单层到2层折叠 所以从leakage没提这个事来看，这个2031年等效1.4nm，和工艺节点上的突破没有联系。 本质上是用设计复杂度高 + 高成本 + 超前散热 + 超前部署advanced packaging，一定程度弥补了工艺差距 ----------- 那么这样看起来虚假的等效密度提升，有用处吗？好处在哪里？ 有的，设计上topology折叠，原来要跑几毫米的水平走线，折叠后变成了几十微米。降低了super buffer/bus的长度，降低了clock tree的深度（clock depth -42%、clock wire -28%），clock skew也带来了改良(-25%)，这对动态功耗的改善是实实在在的。部分critical path的缩短，也让时钟频率的上升更容易 所以ppt roadmap上performance的提升，从2025年到2026年上升了12.7%，大部分都是来自于时钟频率的上升（12.7%） 所以好处基本上是topology拆分电路逻辑设计上带来的提升 既然没有实质上的工艺提升，华为芯片堆叠带来等效密度提升的trade off代价在哪里？ 三个代价：散热超前发展，设计复杂度高，制造成本变高 最大的代价就是热密度的同步上升，理论上logic on logic都是CPU execution发热最严重的区域，这部分折叠起来相当于功耗密度直接翻倍，但算上41% power efficiency改善，功耗密度仍只比非堆叠方案高40%左右。所以第一代只能对最关键的部分做折叠，大概只占全芯片面积的53%。 所以散热技术也被逼的超前发展，直接上毫米级的MEMS风扇，做micro-cooling fan。 另外的代价就是设计复杂度的变高，critical path的折叠，哪个部分的logic能折叠，折叠之后又会带来从前端到后端的巨大变化要推翻重来 现有的所有EDA工具也不可能支持3D topology，论文自己也承认，full-scale LogicFolding需要全新的3D-native EDA toolchain，把多层stacked dies当作单一连续设计实体处理。哪些logic能折叠、折叠后的inter-die timing closure怎么做，Physical Design（PD）也是难点 制造成本也会更高，被迫超前部署advanced packaging封装，1.5~2um的hybrid bonding + logic on logic都是很有挑战需要显著更高的成本 以前一层wafer做一次光刻；现在两层wafer分别做光刻再bonding，加上hybrid bonding的overlay控制（论文要求<0.5μm）、TSV、KOZ keep-out zone、冗余修复、良率乘法损失，每颗芯片的制造成本和测试成本都要显著上升 -------------------------- 2. Tau scaling这个说法，scaling的到底是什么，这个scaling技术路线是不是一次性的design topology红利？潜力如何？持续进步的空间在哪里？ τ Scaling的核心主张是：用时间常数τ替代几何线宽作为全栈优化目标，在器件、电路、芯片、系统四个层级分别压缩特征延迟 公式本身没有任何新物理。"关注瓶颈延迟"是所有架构师都在做的事情。整个行业都知道互联RC是延迟瓶颈，TSMC每一代工艺都在用low-k dielectrics/semi-damascene等手段降RC。把一个众所周知的优化方向包装成"定律"是显然的营销宣传手段，本质是More than Moore的广义摩尔定律的另一种说法 抛开marketing，华为目前所谓RC delay的改善，本质上是芯片堆叠之后，topology距离缩短，让匹配的effective RC都变小，不是RC工艺常数 至于scaling的意思，是能持续发展的一条roadmap。这里的持续改善路径指的是，全芯片堆叠的层数越来越多，从25~30年的2层堆叠，到31年开始的3层堆叠，以后甚至会考虑4层堆叠 第一代折叠技术甚至不是全芯片双层折叠，而是选择性折叠关键logic，所以只有大概53%的芯片面积实现了折叠(密度155->238)，等到后面几代折叠面积会逐渐增大，到2030年接近全折叠（密度155->292）。2031年的roadmap之所以会出现一个阶跃，就是因为那是从2层折叠到3层折叠的时间点。 但需要注意的是，这个scaling方法的边际效应是逐渐缩小的，折叠成双层的收益是100%，2->3层的收益就只有50%，如果2035年再从3->4层堆叠，收益就只有33%了 另外随着堆叠层数变高，上面说到的三个挑战，散热，设计复杂度，成本，都是越来越大 --------------------- 3. 华为的芯片堆叠，是不是TSMC/AMD已经有的hybrid bonding技术？华为做到的是cache on logic，cache on cache，还是logic on logic，logic on logic最大的散热问题是怎么解决的？ 是已经有的技术没错，但同时也是把现有技术指标做到了领先也是真的，3D堆叠本身不是新技术，TSMC的hybrid bonding量产还是6um，华为论文给出Kirin 2026的hybrid bonding pitch是1.5μm 我在刚刚看到华为的堆叠消息之后，第一反应也是怀疑和AMD的3D V cache类似，它主要把 SRAM cache 叠在 已经有的L3 cache 区域上，通常会避免直接堆在最热的 CPU execution logic 上，就是避免散热问题，毕竟SRAM 的功耗密度和热点特性与high-activity logic 不一样，如果最热的logic on logic堆叠，散热恐怕会碰到困难 但看了更多数据之后，clock buffer -56%、clock depth -42%、clock wire -28%，这些只有在core内部的clock distribution被重构时才可能发生。纯SRAM stacking不会碰core内部的clock tree。另外如果只是cache on cache，大概率是不需要单独MEMS微型风扇额外散热的，证据普遍都指向logic on logic方式 华为这个技术的精妙之处在于，logic on logic 折叠之后热密度并没有翻倍，而是因为topology的好处，能耗下降了30%，这样热密度只上升了40~50% 而第一代没有完全把整个最热的execution logic 100%堆叠起来，论文也明确说selectively applied along key critical paths，只是大概53%有选择性关键路径会堆叠起来，可能颗粒度都没有那么好，只是IP堆叠在IP上，那么热密度上升也许能维持在20%以内 但这条道路继续前行，超前发展的散热就成了必然，现在是MEMS微型毫米级的主动散热风扇，紧贴处理器传导效率高，和华为手机一样，散热堆料特别足，而且技术领先同行。 以后怕是要把HBM7/8的微流道散热技术提前用起来了，毕竟HBM7/8要上24+层堆叠，华为很可能要在提前用上下个世代的散热技术了 ------------------------- 4. 从架构角度来说，最重要的问题，华为41%的power efficiency（能耗比）提升，到底是怎么实现的？为什么AMD的3D V cache没有这么大的提升？ 首先确定41%的定义。论文只说"SoC performance-core power efficiency improved by 41%"，没有给出benchmark名称、Voltage/Freq点、温度条件、功耗边界。但PPT roadmap上有一个关键线索：ISO-Power Performance的数字，2025年是2.75，2026年是3.1，提升12.7% 这个时钟频率提升12.7%完全一致，可以理解为，同功耗的性能提升是12.7%，绝大部分是时钟频率提升带来的 至于能耗比上优化的猜测是，LogicFolding缩短critical path → 在固定Vdd下Fmax从2.75GHz提升到3.1GHz → 这意味着在原来的2.75GHz频率下，有了约12.7%的timing headroom → 这个空间在iso-performance模式下可以换成更低的Vdd 另外的能耗比的提升，可能也来自于电路折叠之后，cache hit latency的下降。从业界经验来看，一般L2/L3 cache hit latency下降10%，CPU整体性能会有至少5%的提升 ppt里显示SRAM latency下降30%，估计会有一部分转化为cache hit latency的下降 AMD的3D V cache没有这么大的提升，主要是因为AMD的底层logic die并没有重新设计，3D cache的延迟latency不仅没有减小反而加大，只是增加了cache大小，收益不如latency下降那么明显。 另一方面，clock skew的下降,critical路径变短，造成电路timing变好，意味着华为可以使用更低的vdd（猜测甚至能低7~8%），以及路径缩短所带来的RC的下降(考虑到clock buffer -56%、wire -28%、SRAM pJ/bit -24%这些数字，比如C_eff下降10~15%合理)，再加上clock tree的整体缩短和下降，确实是有可能在部分Voltage/Freq点做到同性能下，做到30%的功耗下降的，而30%的功耗下降换算过来就是41%的power efficiency 对比苹果和高通，每一代手机芯片在iso-power下单核性能一般提升10-20%，iso-performance下功耗一般降30-40%，这是V/F曲线的特性决定的，所以从经验上来说，数字是对的上的。 所以这个power efficiency（能耗比）的提升，从现有的数字上来说可以从topology推导出来是合理的，可能真的和工艺节点没有太大关系 ---------------------------- 5. 这个技术路线有没有可复制性，其他家会不会效仿？ 短期内不会大规模效仿，因为性价比和风险收益比来说不好。长期来看，这个方向所有人都在走，只是名字不一样 华为做LogicFolding的根本驱动力是制裁，工艺节点被卡在7nm，只能在封装，散热，和设计层面想办法弥补。华为也为此付出了不小的代价：散热成本，设计复杂度，以及制造成本更高（包括良率）。这是一个被逼出来的路线，不是一个自然选择 其他玩家在用TSMC就能做到正常的经济迭代，是没有必要冒着这个风险，去超前迭代散热技术和设计复杂度的 长期来看，Intel的Foveros、TSMC的SoIC、AMD的MI300的3D stacking都在朝同一个方向走。如果继续追最先进节点的经济性持续恶化，那么"固定一个成熟节点+3D topology optimization"的路线会越来越有吸引力 散热方面，MEMS微型风扇和微流道也会成为未来HBM散热的主流 ------------------- 总结一下，华为这次的创新，绝对是值得尊重的，在制裁环境下，用极高的设计复杂度和成本，在一个被锁定的工艺节点上大胆重新设计，榨出了一次大的topology红利，虽然它有天花板。每多加一层的边际收益递减（堆叠1->2层, 2->3层, 3->4层，提升百分比变小），leakage无法解决，散热越来越难，3D EDA工具链更是全新的挑战。 但这个Tau scaling不是一条可以走十年的指数增长路径，每次爬完一个台阶，下一个台阶更难爬，而且台阶更矮收益更小，华为以后想缩小差距，还得再想想靠什么其他的路线

@lidangzzz 都是故事！全是故事！又是个5年故事！

美国这边已经彻底疯了。 一个1000多人的discord，里面全都是nvidia、intel、台积电、苹果、高通的中高层，大家连夜开视频，仔细研究徐庭波提出的“华为掏理论”。 有个高通的高管说，这事儿如果搞成了，高通估计今年会立刻破产。 华尔街那边说，现在已经做好英伟达腰斩、美股闪崩的准备了。 华盛顿那边说，华为可能已经完全突破制裁，现在非常棘手。 中国台湾省那边，伪总统赖清德甚至上线，跟大家说不要惊慌，台积电这边已经在和华为接洽了，华为那边高管已经郑重承诺，会给台积电留口饭的。

@Compute_King 华为过境寸草不生。

笔者真诚地认为，华为是中国最重要的科技企业之一 因为谈到21世纪最惊心动魄的中美科技博弈，就绕不开华为。它已经不再只是一个科技公司，更是这场博弈中的核心承压者。。。 1987年9月，任正非老爷子拿着东拼西凑的2.1万元注册资本，在深圳的一栋破旧居民楼里创立华为时，大概率不会想到，自己其实已经踏上了一段伟大的科技进程。。。 39年后的今天，华为和中国稀土产业一样，已经成为支撑中国科技防线，成为未来反守为攻积蓄力量的重要支柱之一。 当然，再好的企业，再大的成绩，网上也会有很多人冷嘲热讽。而且很有意思的是，这类声音很多恰恰来自中文圈（简中为主，繁中为辅）。不过这其实也正常，再好的事情，也总会有人看不顺眼。 毕竟，想要你好，又怕你开路虎。而世界本来就是多元的。。。 但无论外界如何评价，笔者依然真诚地认为：华为已经在科技历史上留下了自己的位置！

@RJDAIGOGO 从 指明方向 几个字就看出来你就是那个方向的。

韩国半导体推主Jukan：华为的最新公告具有真正的意义，因为中国实际上已经指明了先进技术需要发展的方向。而且，这是在尖端半导体领域做到的。 中国长期以来一直处于追随者的位置。在半导体领域，西方技术扮演了先驱的角色，而中国则专注于勉强跟上步伐。 但通过禁止对华出口EUV，美国在光刻工具上制造了一个瓶颈——这样做实际上迫使中国激发了创造力。 为了规避制裁，中国被推向了西方从未需要采取的路径。 这正是今天公告所代表的意义。 Nvidia在系统层面共同设计内存、封装和逻辑，以优化TCO——逐个机架地进行——华为则在芯片层面做着同样的事情。 我再说一遍：这是一种真正引人注目的方法。内存制造商已经在为成本扩展而苦苦挣扎。随着线宽缩小，持续缩小它们所需的资源——资本、人力、时间——呈指数级攀升。 因此，总有一天，西方也必须从节点设计阶段开始，让封装、逻辑和内存协作。而且这一天不会太远。 中国通过制裁的悖论，被迫领先西方走上这条路——这并非有意为之。 这才是真正让我感到恐惧的地方。正如YMTC已经展示的那样，美国的制裁推动中国跳过了现行标准，直接跃升到下一代技术。 结果呢？YMTC在混合键合领域占据了重要地位——甚至NAND之王三星最终不得不取得YMTC的专利授权。 我相信，几年后，西方很可能也会发现自己需要被授权这项华为技术。而且我相信，类似这样的案例将成倍增加，在此过程中传播中国式的标准。

@LinQingV 不相信华为！更不相信5年后的事在今天的借口。

晚上回家仔细看了下华为何庭波的这篇论文，受益匪浅。个人觉得，华为可能只是提前走了所有Fab迟早都要走的路，反而可能会积累了一定的优势。 原因是，High-NA EUV最早2029到2030年才可能被行业大规模采用，能不能上还取决于TSMC在A10节点的导入决策。景深变浅，视场宽度减半意味着必须stitching，金属氧化物光刻胶尚未成熟，单台设备4亿美元，经济性和工程成熟度都存在很大不确定性。从现在到2029年，中间三四年pitch缩不动，整个行业只能靠3D结构和先进封装来承接算力需求的增长。 华为提出的逻辑折叠在麒麟2026上实测密度提升55%、能效提升41%，SRAM工作频率提升超过40%，意味着cache访问延迟大幅缩短，直接拉高CPU的有效IPC。秋季新麒麟芯片将完整采用这套架构。能效和SRAM频率的提升都来自同一个原因，折叠之后线长缩短，RC寄生降低，同样的drive current在更小的电容上建立信号更快，功耗也更低。六年时间量产381款芯片，积累了从EDA工具链定制、混合键合工艺参数到smart redundancy良率管理的全套工程经验。尤其是die boundary透明化这一块，华为把bonding pitch做到1.5μm，gear ratio接近1，让Place&Route工具把上下两层当作连续布局空间做全局优化，这套能力现有商业EDA根本不支持，大概率是华为内部深度定制的结果。等其他Fab被迫大规模转向3D封装集成路线的时候，华为已经积累了不小的优势。

@zaobaosg 5年会？全世界不发展了，等他5年！

中国科技巨头华为星期一高调宣布在半导体技术取得新突破，预计五年后将设计出晶体管密度达到1.4纳米制程的高端晶片。 #Echobox=1779726437" target="_blank" rel="nofollow noopener">zaobao.com.sg/news/china/sto…

@IamRamenPanda 不讲理论，看产品。

华为真牛逼啊，换赛道不死磕追赶先进制程了，靠架构加封装就能搞出1.4纳米水平： “τ缩放，说白了核心就一句话：以前比谁尺寸小，现在比谁延时低、谁数据传得快、谁更省电。他们把芯片里所有跟”时间”有关的环节都拎出来一起优化——从晶体管开关那种快到皮秒级的，到数据中心跑完一个任务那种秒级的，全链条一起压时间，而不是各做各的。” “工艺不升级，但是把芯片像盖楼一样往上叠层，结果密度涨了55%、能效涨41%，麒麟芯片主频冲到3.1GHz。意思就是：不用更先进的机器，靠堆叠照样让芯片更强。”

@fxtrader 果然还是PPT

#观察 用ChatGPT探讨和调研了多轮后，生成了一组图片便于大家简单的了解下华为的“韬（τ）定律”。

@_FORAB 讲5年后的事情摆明是忽悠！续骗局！找台阶！

华为的 X 账号，在今天发布韬定律后，每篇推文基本都是 100 万以上的阅读了，涉及公告文章类的，全是 1000 万起，说老外不高度关注，那是不可能的。 华为这次在讲一个新的半导体思路，叫韬定律。它的核心不是继续死磕，晶体管还能不能更小，而是换个指标，能不能让数据、计算在整个系统里跑得更快。 也就是说，过去摩尔定律看的是空间，也就是芯片越做越小。华为现在想强调时间，也就是同样制程下，通过封装、互连、架构优化，把延迟降下来、效率提上去。 其中一个重点技术叫 LogicFolding 逻辑折叠。简单理解，就是把以前平铺在一个平面上的电路，改成上下多层堆叠，让信号走的路更短。 路短了，延迟就低，功耗也更好。文章里说，麒麟 2026 芯片用了这个技术后，在固定制程下，晶体管密度、能效、频率都有明显提升。 另一个重点是 AI 数据中心。华为认为，AI 时代的瓶颈不只是算力不够，更是数据搬来搬去太慢、太耗电、太贵。文章提到，大型 AI 集群里，很多能耗和成本都花在数据传输、存储和互连上。 所以华为提出统一总线、Hi-ONE 光互连、3D 折叠等方案，目标是让大量芯片像一个整体系统一样协同工作。 大白话来讲，就是既然最先进光刻不好拿，那就别只盯着 2nm、3nm 这种制程了，换条路提升性能。华为说，过去六年已经量产了 381 款芯片，并把经验总结成一套方法，不只优化单个晶体管，而是把晶体管、电路、芯片、系统、数据中心整套链路一起优化。 华为认为，未来芯片竞争可能不再只是台积电、三星、Intel 谁能做 2nm、3nm 那种更小纳米，而是看谁能在封装、互连、系统架构、软硬件协同上做得更强。

@xtony1314 终于知道埃博拉和中非友好的关系。

这就是生育率下降的好处， 中国，乃至中国历史上，一切苦难的根源都是 人口太多， 人太多，是一切苦难的来源， 中国合适的人口数量是 2000W。👋👋👋

@cuichenghao 遥遥领先们呢？

网友用中国最复杂路况测试特斯拉FSD，最后惊叹太牛逼了！

@kenw_2 宝批龙

国产电动汽车的发布会，炫不炫，酷不酷，帅不帅！ （别问品牌）

@zhengha78218404 @xiaoshunli 摘草莓

@xiaoshunli 在香港年薪百万当金融高管和在澳洲年薪20万农场摘草莓你选哪个

问一个触及灵魂的问题： 你们觉得，润到香港，算润吗？ 半润还是全润，还是完全没润？ 这也是本世纪最考验智商的一个问题！！！！！！

@xzzzjpl 我们是什么社会主义，本质是地主主义，都是庄家的。

有一位会员问我：长鑫上市后，会不会拉动合肥的房价，就像台基电和海力士一样。我说：你想啥呢，中国是社会主义国家，收入结构不一样，没有工会，顶多拉动一点厂区边上的。他很困惑：社会主义不是应该给工人分更多钱嘛？大家怎么看？

@artinmemes 牛牛

美股难民群已建，要进的评论写出你的券商 半小时后评论区放链接