仿生claw可以清蒸吗?
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仿生claw可以清蒸吗?
@JANXTOXIC
openclaw,code/CS。






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论文里更多的思考: AI算力集群大量消耗电力,而且其中80%的电力和70%的成本并没有用于计算,而是被“Data Move”和数据的“Load/Save”消耗掉了 。 为了在宏观尺度压缩这些开销,华为在论文里面提到了三样东西: 1,Unified Bus(统一总线):这个我们之前好好地聊过,UB放弃了传统的复杂堆叠协议(PCIe, NVLink, 以太网等),采用内存语义的底层直接互联。这让端到端的远程访问延迟从数十微秒骤降至约100ns(指数级缩减),在多机柜甚至机房的规模上实现了“系统即芯片” 。 2,Hi-ONE(近封装光引擎):这种光学I/O单模块可提供8 Tb/s的带宽,将传统电SerDes的传输距离需求从100厘米骤降到约5厘米,同时将机柜间的互联距离扩展到100米,在物理层面保障了高密度计算 。 3,3D Folding:传统意义上的2.5D封装中,算力随芯片大小增长,但也受限于芯片大小。还记得之前的Cowos-S和给GB300用的Cowos-L? 华为的3D Folding强行将供电(背面供电网络),高速内存和光I/O从芯片的“边缘”转移到了垂直“表面”,这就有点意思了,大家都具备了3D的扩张能力,可以彻底让带宽与算力实现了同频共振 。。。


华为在最近表示,自己已经发明了一个叫做逻辑折叠(LogicFolding)的技术 这个技术预计可以让华为,在2031年生产1.4纳米芯片 而台积电此前曾表示,将于2028年开始量产同类产品


让AI给我解释了一下: 传统芯片升级(摩尔定律)的“老路”是这样的: 想让芯片更快、更省电、塞更多晶体管 → 必须把晶体管画得越来越小(从10nm → 7nm → 5nm → 3nm → 2nm……)。 “画”这么小的线条,只能靠超级贵、超级难的光刻机(尤其是EUV极紫外光刻机)。 每下一代节点,光刻机都要升级,成本爆炸(一台EUV光刻机上亿美元),设计预算也上10亿刀。 华为以前被卡脖子,就是卡在这里——拿不到最先进的光刻机,就没法继续“横向缩”。 LogicFolding完全换了一条赛道: 它不缩小晶体管,而是把同一代工艺(固定节点)的电路,像折千层饼一样竖着叠起来! 还是用原来的晶体管大小(不需要新光刻机去画更小的图案)。 把关键的逻辑电路、内存、模拟电路拆开,一部分放在上层硅片,一部分放在下层硅片。 用超级密的“垂直电梯”(混合键合,1.5微米间距)把上下层直接焊在一起。 结果:信号走直达电梯,不用在平面上绕远路 → 线短了30%,RC寄生小了,频率更快、功耗更低、密度更高。






















